cache 未命中时的访问延时
假设访问cache的延时是 1 cycle
访问主存是 10cycle


在cache miss的情况下访问延时是 1 + 10 = 11

还是 1 + 10 + 1 = 12？

也就是在从主存加载数据块到cache后，是否还需要再访问以下cache？
[解决办法]
做得好的cpu都是10，不会大于10